Enfin un HDL open source à la base :) Ce n'est pas si courant.
Une question bête : est-ce qu'il est facile de faire une sorte de code "behavioral VHDL". En 2000, cela permettait de sortir l'horloge du design, mais au prix d'une synthèse lente. Cela permettait de faire générer des machines d'état avec des "wait" de signal. Cela permet aussi de redécouper un pipeline après coup (en VHDL, il faut ajouter des registres en sortie et faire confiance au synthétiseur).
# un nouveau HDL !
Posté par Nicolas Boulay (site web personnel) . En réponse au journal Un composant électronique TapTempo avec Chisel3. Évalué à 5.
Enfin un HDL open source à la base :) Ce n'est pas si courant.
Une question bête : est-ce qu'il est facile de faire une sorte de code "behavioral VHDL". En 2000, cela permettait de sortir l'horloge du design, mais au prix d'une synthèse lente. Cela permettait de faire générer des machines d'état avec des "wait" de signal. Cela permet aussi de redécouper un pipeline après coup (en VHDL, il faut ajouter des registres en sortie et faire confiance au synthétiseur).
"La première sécurité est la liberté"