Effectivement, il en faut 4... J'aurais du réfléchir avant d'écrire!
? Euh, si le design est synchrone il n'y a pas de problème. Sinon, ce n'est pas une maquette fpga qui te donnera la réponse mais une analyse de timing.
Ouai, si le design est synchrone ya pas ce problème, et une analyse de timing doit pouvoir marcher entre différent domaine d'horloge tous synchrone, si par soucis de consommation vous utilisez du clock gating.
Maintenant si il y avais plusieurs domaines asynchrones (effectivement dans un cpu on voit pas bien ce que ça ferais la) je crois pas qu'un analyseur soit capable de dire grand chose. Il va signaler une violation sur toutes les bascules qui reçoivent une donnée provenant d'un autre domaine d'horloge, sans pouvoir dire si ça marchera ou pas.
Et le faire tourner sur FPGA (carte proto, ou accélérateur matériel) ça peut permettre de trouver des bugs, mais ça reste non exhaustif.
Mais il y a un simulateur soft en développement
C'est bien un simulateur soft, mais ça ne teste pas le code rtl.
Mais apparemment t'en es bien conscient puisque ta première réponse est "En utilisant plusieurs de FPGA".
Ceci dit, si ça peut tenir dans un seul gros FPGA, c'est bien plus facile, car franchement partitionné un design pour le faire rentrer dans plusieurs FPGA, c'est pas évident! Et les outils ont encore des progrès à faire avant d'y arriver correctement de manière automatique.
[^] # Re: A propos de multiplieur
Posté par Julien Viard de Galbert . En réponse à la dépêche 10 questions à l'équipe f-cpu. Évalué à 2.
Effectivement, il en faut 4... J'aurais du réfléchir avant d'écrire!
? Euh, si le design est synchrone il n'y a pas de problème. Sinon, ce n'est pas une maquette fpga qui te donnera la réponse mais une analyse de timing.
Ouai, si le design est synchrone ya pas ce problème, et une analyse de timing doit pouvoir marcher entre différent domaine d'horloge tous synchrone, si par soucis de consommation vous utilisez du clock gating.
Maintenant si il y avais plusieurs domaines asynchrones (effectivement dans un cpu on voit pas bien ce que ça ferais la) je crois pas qu'un analyseur soit capable de dire grand chose. Il va signaler une violation sur toutes les bascules qui reçoivent une donnée provenant d'un autre domaine d'horloge, sans pouvoir dire si ça marchera ou pas.
Et le faire tourner sur FPGA (carte proto, ou accélérateur matériel) ça peut permettre de trouver des bugs, mais ça reste non exhaustif.
Mais il y a un simulateur soft en développement
C'est bien un simulateur soft, mais ça ne teste pas le code rtl.
Mais apparemment t'en es bien conscient puisque ta première réponse est "En utilisant plusieurs de FPGA".
Ceci dit, si ça peut tenir dans un seul gros FPGA, c'est bien plus facile, car franchement partitionné un design pour le faire rentrer dans plusieurs FPGA, c'est pas évident! Et les outils ont encore des progrès à faire avant d'y arriver correctement de manière automatique.