Dans les virtex-II de Xilinx il y a des multiplieurs câblé 18x18bits, avec 2 multiplieurs ça fais déjà un 36x36, suffisant pour du calcul sur 32 bits!
Pour faire un 36*36 avec des 18*18, il doit falloir plus de 2 multiplieur, j'ai pas trop envie de réflechir mais je dirais 4. De plus le f-cpu est 64 bits (en fait 64 bit SIMD, pipeliné 6x avec sortie SIMD 8 16 et 32 bits).
Il me vient une question, comment vous comptez le tester si vous n'utilisez pas de FPGA?
En utilisant plusieurs de FPGA ? :)
Il y a toujours des problèmes (la métastabilité par exemple) qu'on ne peut pas vraiment repérer en simulation logicielle.
? Euh, si le design est synchrone il n'y a pas de problème. Sinon, ce n'est pas une maquette fpga qui te donnera la réponse mais une analyse de timing.
Et pour réussir à booter un OS en simulation, ça doit être vraiment long!
1:100000 en gros pour le temps de simulation rtl.
Mais il y a un simulateur soft en développement (avec des temps en 1:10 beaucoup plus acceptable).
[^] # Re: A propos de multiplieur
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche 10 questions à l'équipe f-cpu. Évalué à 3.
Pour faire un 36*36 avec des 18*18, il doit falloir plus de 2 multiplieur, j'ai pas trop envie de réflechir mais je dirais 4. De plus le f-cpu est 64 bits (en fait 64 bit SIMD, pipeliné 6x avec sortie SIMD 8 16 et 32 bits).
Il me vient une question, comment vous comptez le tester si vous n'utilisez pas de FPGA?
En utilisant plusieurs de FPGA ? :)
Il y a toujours des problèmes (la métastabilité par exemple) qu'on ne peut pas vraiment repérer en simulation logicielle.
? Euh, si le design est synchrone il n'y a pas de problème. Sinon, ce n'est pas une maquette fpga qui te donnera la réponse mais une analyse de timing.
Et pour réussir à booter un OS en simulation, ça doit être vraiment long!
1:100000 en gros pour le temps de simulation rtl.
Mais il y a un simulateur soft en développement (avec des temps en 1:10 beaucoup plus acceptable).
"La première sécurité est la liberté"