Pour les algorithme limités par la bande passante mémoire, en général la BP est utilisée surtout par les données pas par les instructions, donc si tu gagnes 20% de place avec des intructions x86 vis a vis du ARM, tu ne gagnes pas 20% de BP mémoire.
Et ce d'autant plus que les caches instructions font pas mal leur boulot..
>Donc Il vaut mieux que le cpu fasse des trucs complexe plutot que d'attendre la mémoire.
Donc tout ceux qui ont conçus des nouveaux CPU ces dernières années sont des billes: ils ont tous concus des RISC a la place de CISC, même Intel! Les VLIW sont des descendants des RISC pas des CISC: architecture load/store, jeux d'instructions facile a decoder, pleins de registres, etc..
>Ensuite, l'IPC moyen d'un code est rarement supérieur à 3, donc rajouter plein d'unité de calcul sert dans très peu de cas. Donc, la vrai limite d'un processeurs devient la lattence mémoire.
Ta logique me parait curieuse là: si l'IPC d'un code est limité, alors on est limité par la latence des unités de calcule, pas par celle de la mémoire! C'est vrai qu'en général un CPU attend la mémoire, mais je ne vois pas quel est le rapport avec l'IPC.
Pour ce qui est de l'opteron, c'est sûr que leur controleur de mémoire intégré a l'air intéréssant, je suis curieux de voir si AMD arrivera a suivre l'évolution rapide des mémoires..
[^] # Re: Mouarf...
Posté par reno . En réponse à la dépêche X86 contre PPC : Un article fait le point. Évalué à 1.
Et ce d'autant plus que les caches instructions font pas mal leur boulot..
>Donc Il vaut mieux que le cpu fasse des trucs complexe plutot que d'attendre la mémoire.
Donc tout ceux qui ont conçus des nouveaux CPU ces dernières années sont des billes: ils ont tous concus des RISC a la place de CISC, même Intel! Les VLIW sont des descendants des RISC pas des CISC: architecture load/store, jeux d'instructions facile a decoder, pleins de registres, etc..
>Ensuite, l'IPC moyen d'un code est rarement supérieur à 3, donc rajouter plein d'unité de calcul sert dans très peu de cas. Donc, la vrai limite d'un processeurs devient la lattence mémoire.
Ta logique me parait curieuse là: si l'IPC d'un code est limité, alors on est limité par la latence des unités de calcule, pas par celle de la mémoire! C'est vrai qu'en général un CPU attend la mémoire, mais je ne vois pas quel est le rapport avec l'IPC.
Pour ce qui est de l'opteron, c'est sûr que leur controleur de mémoire intégré a l'air intéréssant, je suis curieux de voir si AMD arrivera a suivre l'évolution rapide des mémoires..