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Posté par Faya le 18 décembre 2020 à 15:04. En réponse à la dépêche Portage de TapTempo en VHDL. Évalué à 3.
Après, quand t'as de la place dans le FPGA, c'est pas forcément une bonne idée de rajouter un composant à la BOM, surtout quand... 3%!
Ouais, c'est pas faux
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[^] # Re: Rhaaaaaaaaaaa! Honte à toi!
Posté par Faya . En réponse à la dépêche Portage de TapTempo en VHDL. Évalué à 3.
Ouais, c'est pas faux