VHDL ou Verilog, en ce qui concerne les FPGA c'est bonnet blanc et blanc bonnet ;)
Les deux sont des langages créés pour décrire des circuits électroniques pour permettre la simulation par un outil informatique.
Ils ont ensuite été utilisés de façon détournée pour faire de la synthèse pour concevoir des configurations pour des composants programmables tels que les CPLD et FPGA. Ceci en remplacement de divers langages propriétaires (en gros, chaque fabricant de circuit programmable avait son propre langage!).
Pourquoi les deux existent? C'est en partie à cause du département de la défense américaine (les mêmes qui ont conçu ARPANET, la base de notre Internet actuel).
A la base seul Verilog existait, ce un langage de description de circuit électronique (HDL) propriétaire a été développé par Cadence, qui vendu des licences (très onéreuse) aux sociétés et ou universités américaines en priorité.
L'US Army arrivait à un moment où ces crédits commençaient à fondre comme neige au soleil et avait besoin d'un outil pour faire le trie dans les différents projets électroniques qui étaient en sous-traitance.
Comme Verilog était très cher et qu'ils ne pouvaient pas vraiment l'imposer à leur sous-traitant, ils ont préféré faire appel à leur service d'ingénierie interne pour concevoir cet outil, et c'est là que le VHDL a été conçu (sur la base du langage ADA qui était en vogue à ce moment là).
Et comme tout ceci c'est fait sur des crédits publiques, l'ensemble des spécifications de ce langage ont été publiés pour normalisés. Et les sous-traitants n'avaient pas d'excuse pour le pas fournir de description VHDL de leur produit pour permettre leur évaluation.
Dans l'intervalle, les grosse sociétés américaines d'électronique ainsi que les grosse université ont déjà massivement investi dans les licences Verilog de Cadence pour pouvoir faire de la simulation de circuits électronique. Par contre Cadence avait plus de mal pour vendre ces licenses sur le "vieux continent".
Et l'apparition du langage VHDL a été vue comme une bonne opportunité pour entrer dans le domaine de la simulation des circuits électronique avec un ticket d'entré moins onéreux.
Cadence voyant le vent tourner pour son langage c'est empressé de faire également certifié sont langage par IEEE (comme le VHDL).
Et voilà comment on se retrouve avec 2 langages pour faire en gros la même chose ;)
Et comme aux US Verilog était déjà bien implanté, il est resté le langage de prédilection alors qu'en Europe c'est le VHDL qui avait déjà un train d'avance.
Bref, cela n'a rien à voir avec les possibilités ou les performances supposés de chaque langage... C'est comme toujours, juste une histoire de gros sous :D
# VHDL vs Verilog pour les FPGA
Posté par Fabrice Mousset (site web personnel) . En réponse à la dépêche Portage de TapTempo en VHDL. Évalué à 5.
VHDL ou Verilog, en ce qui concerne les FPGA c'est bonnet blanc et blanc bonnet ;)
Les deux sont des langages créés pour décrire des circuits électroniques pour permettre la simulation par un outil informatique.
Ils ont ensuite été utilisés de façon détournée pour faire de la synthèse pour concevoir des configurations pour des composants programmables tels que les CPLD et FPGA. Ceci en remplacement de divers langages propriétaires (en gros, chaque fabricant de circuit programmable avait son propre langage!).
Pourquoi les deux existent? C'est en partie à cause du département de la défense américaine (les mêmes qui ont conçu ARPANET, la base de notre Internet actuel).
A la base seul Verilog existait, ce un langage de description de circuit électronique (HDL) propriétaire a été développé par Cadence, qui vendu des licences (très onéreuse) aux sociétés et ou universités américaines en priorité.
L'US Army arrivait à un moment où ces crédits commençaient à fondre comme neige au soleil et avait besoin d'un outil pour faire le trie dans les différents projets électroniques qui étaient en sous-traitance.
Comme Verilog était très cher et qu'ils ne pouvaient pas vraiment l'imposer à leur sous-traitant, ils ont préféré faire appel à leur service d'ingénierie interne pour concevoir cet outil, et c'est là que le VHDL a été conçu (sur la base du langage ADA qui était en vogue à ce moment là).
Et comme tout ceci c'est fait sur des crédits publiques, l'ensemble des spécifications de ce langage ont été publiés pour normalisés. Et les sous-traitants n'avaient pas d'excuse pour le pas fournir de description VHDL de leur produit pour permettre leur évaluation.
Dans l'intervalle, les grosse sociétés américaines d'électronique ainsi que les grosse université ont déjà massivement investi dans les licences Verilog de Cadence pour pouvoir faire de la simulation de circuits électronique. Par contre Cadence avait plus de mal pour vendre ces licenses sur le "vieux continent".
Et l'apparition du langage VHDL a été vue comme une bonne opportunité pour entrer dans le domaine de la simulation des circuits électronique avec un ticket d'entré moins onéreux.
Cadence voyant le vent tourner pour son langage c'est empressé de faire également certifié sont langage par IEEE (comme le VHDL).
Et voilà comment on se retrouve avec 2 langages pour faire en gros la même chose ;)
Et comme aux US Verilog était déjà bien implanté, il est resté le langage de prédilection alors qu'en Europe c'est le VHDL qui avait déjà un train d'avance.
Bref, cela n'a rien à voir avec les possibilités ou les performances supposés de chaque langage... C'est comme toujours, juste une histoire de gros sous :D