lisibilité

Il n'y a pas a dire, le VHDL est et restera plus lisible:

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;
entity mux is
 generic (
 N : positive := 3);
 port (
 d : in std_logic_vector((2**N)-1 downto 0);
 s : in unsigned(N-1 downto 0);
 z : out std_logic);
end mux;
architecture flow of mux is
begin
 z <= d(to_integer(s));
end flow;

Les vrais naviguent en -42