Non, VHDL et Verilog sont deux langage de description matériel. Les deux sont conçus initialement pour simuler le comportement final d'un composant numérique.
L'un est basé sur un semblant de ADA et était une commande de l'armée américaine. L'autre est un langage initialement proprio de la société Cadence qui l'a «libéré» pour faire concurrence à VHDL.
Les deux sont «simulable» bien sur vu qu'ils sont conçu pour ça. Il y a même des logiciels de simulation libre :
Pour le Verilog
Icarus assez complet.
Verilator, celui là est un peu spécial, il converti le modèle Verilog en un objet C++, ce qui permet d'accélérer nettement la simulation (100 fois plus rapide environ)
[^] # Re: Code VHDL : peu de lignes ?
Posté par martoni (site web personnel, Mastodon) . En réponse au journal OPEN-V : premier microcontrôleur libre ?. Évalué à 7.
Non, VHDL et Verilog sont deux langage de description matériel. Les deux sont conçus initialement pour simuler le comportement final d'un composant numérique.
L'un est basé sur un semblant de ADA et était une commande de l'armée américaine. L'autre est un langage initialement proprio de la société Cadence qui l'a «libéré» pour faire concurrence à VHDL.
Les deux sont «simulable» bien sur vu qu'ils sont conçu pour ça. Il y a même des logiciels de simulation libre :
Pour le Verilog
Pour le VHDL : principalement GHDL
J'ai plus qu'une balle