À une époque, il y avait même une tentative pour utiliser un langage proche du C et exploiter une base de dévs plus large. Si on peut faire un proco en C, c'est qu'o' n'est pas si loin de la programmation.
La tentative n'a pas été abandonnée, pas besoin d'en parler au passe, c'est clairement utilise aujourd'hui. Les outils de développement dit HLS (High Level Synthesis) permettent de décrire matériellement bon nombre de choses en C.
L'avantage, c'est pas vraiment une histoire de plus de développeurs C: decrire un bloc materiel que ce soit en C ou en VHDL, reste tres different de developper un programme informatique. Il faut clairement avoir conscience que ce que l'on va generer est un bout de silicium, pas un binaire, bref ce sont des compétences tres différentes de toutes manières.
Les vrais avantages sont clairement:
- un temps de simulation plus court, on peut tester fonctionnellement a la vitesse du C, impensable dans le cas du VHDL/Verilog
- une vraie non adhérence a la technologie visée. Il suffit de changer de techno, on regenere le code VHDL, et hop le portage est realise.
J'ai pas de stats pour affirmer combien de projets sont fait en HLS vs en VHDL, mais pour l'avoir pratique, c'est aujourd'hui utilise en milieu industriel sur des projets qui sortent avec du volume.
[^] # Re: Manger sa propre nourriture
Posté par flagos . En réponse à la dépêche Le logiciel libre au-delà de x86. Évalué à 6.
La tentative n'a pas été abandonnée, pas besoin d'en parler au passe, c'est clairement utilise aujourd'hui. Les outils de développement dit HLS (High Level Synthesis) permettent de décrire matériellement bon nombre de choses en C.
L'avantage, c'est pas vraiment une histoire de plus de développeurs C: decrire un bloc materiel que ce soit en C ou en VHDL, reste tres different de developper un programme informatique. Il faut clairement avoir conscience que ce que l'on va generer est un bout de silicium, pas un binaire, bref ce sont des compétences tres différentes de toutes manières.
Les vrais avantages sont clairement:
- un temps de simulation plus court, on peut tester fonctionnellement a la vitesse du C, impensable dans le cas du VHDL/Verilog
- une vraie non adhérence a la technologie visée. Il suffit de changer de techno, on regenere le code VHDL, et hop le portage est realise.
J'ai pas de stats pour affirmer combien de projets sont fait en HLS vs en VHDL, mais pour l'avoir pratique, c'est aujourd'hui utilise en milieu industriel sur des projets qui sortent avec du volume.