Effectivement pas mal comme idée, accéder à la mémoire par indirectement par registres. Ca me fait penser au PIC16F84 qui a un système similaire, il a un registre d'adresse et de données indirect. Point de vue compacité de code c'est pour moi similaire à une architecture load/store. Il faut relativement souvent fournir l'adresse également.
Tu n'es pas trop à l'étroit ? parce que 5 registres (10 si tu fais du parking) ça me parait un peu court. Mais c'est vrai que tu as la mémoire a coté pour bosser. Quelle est la latence d'accès à la mémoire vs les registres ?
J'ai pas cherché/trouvé le code VHDL pour voir comment tu avais architecturé ton pipeline par contre. Tu as une URL ?
[^] # Re: RiscV et LowRisc
Posté par SebastienV . En réponse à la dépêche Le retour de F-CPU, le processeur libre. Évalué à 2.
Effectivement pas mal comme idée, accéder à la mémoire par indirectement par registres. Ca me fait penser au PIC16F84 qui a un système similaire, il a un registre d'adresse et de données indirect. Point de vue compacité de code c'est pour moi similaire à une architecture load/store. Il faut relativement souvent fournir l'adresse également.
Tu n'es pas trop à l'étroit ? parce que 5 registres (10 si tu fais du parking) ça me parait un peu court. Mais c'est vrai que tu as la mémoire a coté pour bosser. Quelle est la latence d'accès à la mémoire vs les registres ?
J'ai pas cherché/trouvé le code VHDL pour voir comment tu avais architecturé ton pipeline par contre. Tu as une URL ?