Bien sur que si ces langages sont standardisés :
IEEE 1076.1 : VHDL
IEEE1364 : Verilog
P1800 : System Verilog
IEEE 1801 : UPF
Pour le standard UVM voir accelera.org
Pour le format LEF/DEF : si2.org
etc....
Je ne sais pas ou tu bosses mais c'est quand même très courant pour une société qui conçoit des puces electroniques d'avoir des outils provenant des trois différents principaux vendeurs (Synopsys, Cadence et Mentor), sans parler des d'autres outsiders (Atrenta, Ansys, BA, ...)
Heureusement qu'ils utilisent des formats communs, sinon tu es prisonnier de ton fournisseur et il te le fera payer...
[^] # Re: Standardisation ?!?
Posté par Ronan BARZIC . En réponse au journal Le VHDL prend-il l'eau ?. Évalué à 2.
Heu ????
Bien sur que si ces langages sont standardisés :
IEEE 1076.1 : VHDL
IEEE1364 : Verilog
P1800 : System Verilog
IEEE 1801 : UPF
Pour le standard UVM voir accelera.org
Pour le format LEF/DEF : si2.org
etc....
Je ne sais pas ou tu bosses mais c'est quand même très courant pour une société qui conçoit des puces electroniques d'avoir des outils provenant des trois différents principaux vendeurs (Synopsys, Cadence et Mentor), sans parler des d'autres outsiders (Atrenta, Ansys, BA, ...)
Heureusement qu'ils utilisent des formats communs, sinon tu es prisonnier de ton fournisseur et il te le fera payer...