Forum: FPGA, VHDL & Co. Vitis-HLS Abgleich

Hi,
arbeitet jemand mit Vitis HLS und hat Lust, den untenstehenden Code da 
kurz durchzuschicken?
Meine Neugier beschraenkt sich grundsaetzlich darauf, ob der Code ohne 
weitere Dekoration in eine einigermassen balancierte Pipeline umgesetzt 
werden kann, und was da so an Resourcen rausfallen. Die generierte HDL 
wuerde ich mir im Rahmen der Verifikation natuerlich auch gerne 
anschauen :-)

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#include <stdint.h>

2

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void decompose(const int16_t *x, int n, int16_t *r0, int16_t *r1)

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{

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 const int16_t *end_line= x + n - 2;

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 int16_t p1 = x[1];

7

 int16_t p2 = x[2];

8

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 while (x < end_line) {

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 *r0++ = 6 * x[0] + 2 * (p1 + x[1]) - (p2 + x[2]);

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 p1 = x[1]; p2 = x[0];

12

 *r1++ = 2 * p1 - (p2 + x[2]);

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 x += 2;

14

 }

15

 // Last:

16

 *r0++ = 6 * x[0] + 2 * (p1 + x[1]) - (p2 + x[0]);

17

 *r1++ = 2 * (x[1] - x[0]);

18

}

Martin S. schrieb: 
> Hi,
>
> arbeitet jemand mit Vitis HLS und hat Lust, den untenstehenden Code da
> kurz durchzuschicken?
Warum machst du es nicht selber? Keine Lust?

Ich habe bereits eine Loesung. Mich interessiert nur, ob Vitis 
inzwischen fuer solche Ansaetze benutzbar ist oder allenfalls sogar 
elegante Implementierungen ausspuckt.