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Updated 2026年07月13日 06:34:50 +02:00

Updated 2026年07月12日 14:58:16 +02:00

A schematic editor for VLSI/Asic/Analog custom designs, netlist backends for VHDL, Spice and Verilog. The tool is focused on hierarchy and parametric designs, to maximize circuit reuse.

Updated 2026年06月16日 09:24:42 +02:00

a spice inspired circuit simulator

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Updated 2026年06月01日 17:09:35 +02:00

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Updated 2024年12月03日 05:21:47 +01:00

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