L'idée n'est pas de chercher a performance (un des péchés du F-CPU qui l'a forcé à devenir super complexe) mais de faire un truc qui marche. Et qui est totalement libre.
Et tant qu'à faire, puisque c'est à la base un truc "juste pour voir", s'essayer à des techniques qui sortent du RISC traditionnel : une sorte de méli-mélo de CPU et de PP du CDC6600 avec l'idée qu'il n'y aurait pas besoin d'aller plus vite que 10 MIPS pour de la gestion temps réel de flux de données dans l'embarqué (alimenté sur batterie).
Mais à force de passer du temps dessus, l'architecture a évolué, ce qui donne un résultat paradoxalement pas trop mal pour un "jouet". Une réalisation non optimisée et minimale (le "microYASEP) a été estimée à 20 MIPS en FPGA Actel, sans même mettre le banc de registres dans un bloc de RAM, donc en gros ce n'est pas Intel qui s'inquiétera, mais ARM avec ses Cortex M0-M1-M3. Et je doute que le M1 tienne dans un A3P060, un FPGA vraiment rikiki qui sera montré lors de la conférence :-)
[^] # Re: Je ne veux pas casser l'ambiance
Posté par Yann Guidon (site web personnel) . En réponse à la dépêche Le microcontrôleur YASEP fait son coming out lors des JM2L 2012. Évalué à 7.
Exact.
L'idée n'est pas de chercher a performance (un des péchés du F-CPU qui l'a forcé à devenir super complexe) mais de faire un truc qui marche. Et qui est totalement libre.
Et tant qu'à faire, puisque c'est à la base un truc "juste pour voir", s'essayer à des techniques qui sortent du RISC traditionnel : une sorte de méli-mélo de CPU et de PP du CDC6600 avec l'idée qu'il n'y aurait pas besoin d'aller plus vite que 10 MIPS pour de la gestion temps réel de flux de données dans l'embarqué (alimenté sur batterie).
Mais à force de passer du temps dessus, l'architecture a évolué, ce qui donne un résultat paradoxalement pas trop mal pour un "jouet". Une réalisation non optimisée et minimale (le "microYASEP) a été estimée à 20 MIPS en FPGA Actel, sans même mettre le banc de registres dans un bloc de RAM, donc en gros ce n'est pas Intel qui s'inquiétera, mais ARM avec ses Cortex M0-M1-M3. Et je doute que le M1 tienne dans un A3P060, un FPGA vraiment rikiki qui sera montré lors de la conférence :-)