VHDL est fait pour modéliser, simuler et synthétiser du materiel. L'utiliser pour modéliser des SMA, c'est faisable, c'est sûrement rigolo, mais c'est clairement contre productif à mes yeux. La sémantique du langage est tellement bordélique qu'il va s'arracher les cheveux pour modéliser un truc qui serait tout couillon dans un langage procédurale.
[^] # Re: reco
Posté par LeMagicien Garcimore . En réponse au journal Le langage de mes rêves. Évalué à 2.
VHDL est fait pour modéliser, simuler et synthétiser du materiel. L'utiliser pour modéliser des SMA, c'est faisable, c'est sûrement rigolo, mais c'est clairement contre productif à mes yeux. La sémantique du langage est tellement bordélique qu'il va s'arracher les cheveux pour modéliser un truc qui serait tout couillon dans un langage procédurale.