C'est des bits. Une cellule flash ou eeprom, c'est un transistor avec une grosse grille. Les charges sont piégé derrière la grille comme pour la DRAM. Sauf que les courant de fuite doivent être infime et avoir une durée de vie supérieur à 64 ms des DRAM :) L'épaisseur d'oxyde est plus importante donc pour chargé, il faut augmenter les tensions (certaines puces Flash contiennent en interne les pompes de charges).
Comme pour les RAM, il y un ampli différentiel pour lire un bit. La différence de potentiel lu est faible quelques centaines de millivolt. Pour éviter les erreurs, il y a plein de bits ECC supplémentaires.
Les MLC utilisent le même principe que ces SLC mais au lieu de gérer 2 niveaux ("layer"...) de tension (0v - qq 100mv), ils gèrent 4 pour pour avoir 2 bits par cellule ou 8 pour 3 bits.
La densité est donc bien plus grande mais la sensibilité aux erreurs aussi.
[^] # Re: augmentation du nombre de cycle d'écritures supportés ?
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche Les systèmes de fichiers pour disques SSD. Évalué à 10.
Pourquoi couches ? A cause de "layer" ?
C'est des bits. Une cellule flash ou eeprom, c'est un transistor avec une grosse grille. Les charges sont piégé derrière la grille comme pour la DRAM. Sauf que les courant de fuite doivent être infime et avoir une durée de vie supérieur à 64 ms des DRAM :) L'épaisseur d'oxyde est plus importante donc pour chargé, il faut augmenter les tensions (certaines puces Flash contiennent en interne les pompes de charges).
Comme pour les RAM, il y un ampli différentiel pour lire un bit. La différence de potentiel lu est faible quelques centaines de millivolt. Pour éviter les erreurs, il y a plein de bits ECC supplémentaires.
Les MLC utilisent le même principe que ces SLC mais au lieu de gérer 2 niveaux ("layer"...) de tension (0v - qq 100mv), ils gèrent 4 pour pour avoir 2 bits par cellule ou 8 pour 3 bits.
La densité est donc bien plus grande mais la sensibilité aux erreurs aussi.
"La première sécurité est la liberté"