AMD lit dans le cache L2 de l'autre processeur depuis l'athlon MP. C'était plus rapide d'aller lire dans le cache que dans la rame.
ah, ça c'est sûr que lire dans la cache plutôt que dans la ram, c'est un gain (même si ça passe par le bus), mais notre ami boubou faisait le reproche suivant aux dual cores "Quand le cache sera partagé entre les cores, on en reparlera" ...
Hors, une vrai cache partagée (donc un bloc unique de mémoire cache accessible de manière uniforme par deux cores), ça n'existe pas dans le monde x86, c'est compliqué, et surtout ça pose des problèmes de sécurité (l'hyperthreading l'a démontré sans qu'on ait besoin d'aller jouer avec deux vrais cores).
Dans les amd64, les caches communiquent via le crossbar qui se situe entre les caches, les trois cannaux hypertransport et les deux cannaux de contrôleur ram.
En aucun cas ce ne sont des caches partagées, elles communiquent, mais ce sont bien deux blocs distincts qui ne peuvent être accédés par le processeur en face au même titre que par leur processeur.
[^] # Re: confusion...
Posté par ragoutoutou . En réponse à la dépêche SUN libère ses processeurs SPARC. Évalué à 3.
Hors, une vrai cache partagée (donc un bloc unique de mémoire cache accessible de manière uniforme par deux cores), ça n'existe pas dans le monde x86, c'est compliqué, et surtout ça pose des problèmes de sécurité (l'hyperthreading l'a démontré sans qu'on ait besoin d'aller jouer avec deux vrais cores).
Dans les amd64, les caches communiquent via le crossbar qui se situe entre les caches, les trois cannaux hypertransport et les deux cannaux de contrôleur ram.
En aucun cas ce ne sont des caches partagées, elles communiquent, mais ce sont bien deux blocs distincts qui ne peuvent être accédés par le processeur en face au même titre que par leur processeur.