Oui, c'est ce que j'ai dit, c'est un argument marketing, du multi-processeur plus facile à mettre en oeuvre.
Je dirais que c'est surtout un argument technique. L'intéret n'est pas juste de mettre un bel autocollant "dual core" sur son boîtier, mais de mettre un maximum de processeurs dans un minimum de place, et si possible en évitant un maximum les complications.
Tu confonds la gestion de la communication entre les processeurs et avec le chipset (contrôleur mémoire inclus), et l'intégration de cette gestion dans le processeur.
Je pense que c'est toi qui confond...
L'intégration du contrôleur de mémoire dans le processeur permet d'avoir autant de fois la bande passante proc<->mémoire que de socket occupé. Dans le cas de l'AMD64, l'hypertransport est utilisé pour communiquer avec le chipset et les autres processeurs, mais chaque processeur peut dialoguer directement avec sa propre ram sans passer par le bus, d'où un gain énorme d'efficacité dans les communications (on est à presque 95% de la bande passante théorique de 6,4Gb/sec alors qu'en passant par un contrôleur externe éventuellement partagé, on tombe sous les 70%)
Dans le cas d'une machines bi-Xeon ou bi-athlon xp, les deux processeur passent par le même northbridge pour atteindre la ram, ce qui rajoute des problèmes de collisions et de partage.
Il y a eu du cache partagé sur les machines SMP depuis très longtemps.
Dans quel film tu as vu ça?
Comment veux-tu avoir de la cache vraiment partagée et accédée sans intermédiaire entre deux processeurs physiquement distincts?
Sur du smp classique (xeon/athlon mp) avec deux processeurs physiquement séparés, les caches ne peuvent communiquer qu'en passant par le bus, ce qui correspond presque avec la méthode d'interconnexion utilisée pour l'amd64 x2 sauf que l'amd64 x2 a l'interconnexion directement en sortie du processeur au lieu de faire un détour par le bus.
Les futurs multi-core d'Intel et d'AMD prévoient d'intégrer du cache partagé.
C'est fort possible, il ne faut jamais dire jamais, mais le problème de sécurité du P4 HT a soulevé pas mal de questions au sujet de la cache partagée, et sans réponses valable à ce sujet, il serait risqué de la part de l'un ou de l'autre de lancer un processeur multi-core à cache partagée.
[^] # Re: confusion...
Posté par ragoutoutou . En réponse à la dépêche SUN libère ses processeurs SPARC. Évalué à 5.
Je dirais que c'est surtout un argument technique. L'intéret n'est pas juste de mettre un bel autocollant "dual core" sur son boîtier, mais de mettre un maximum de processeurs dans un minimum de place, et si possible en évitant un maximum les complications.
Je pense que c'est toi qui confond...
L'intégration du contrôleur de mémoire dans le processeur permet d'avoir autant de fois la bande passante proc<->mémoire que de socket occupé. Dans le cas de l'AMD64, l'hypertransport est utilisé pour communiquer avec le chipset et les autres processeurs, mais chaque processeur peut dialoguer directement avec sa propre ram sans passer par le bus, d'où un gain énorme d'efficacité dans les communications (on est à presque 95% de la bande passante théorique de 6,4Gb/sec alors qu'en passant par un contrôleur externe éventuellement partagé, on tombe sous les 70%)
Dans le cas d'une machines bi-Xeon ou bi-athlon xp, les deux processeur passent par le même northbridge pour atteindre la ram, ce qui rajoute des problèmes de collisions et de partage.
Dans quel film tu as vu ça?
Comment veux-tu avoir de la cache vraiment partagée et accédée sans intermédiaire entre deux processeurs physiquement distincts?
Sur du smp classique (xeon/athlon mp) avec deux processeurs physiquement séparés, les caches ne peuvent communiquer qu'en passant par le bus, ce qui correspond presque avec la méthode d'interconnexion utilisée pour l'amd64 x2 sauf que l'amd64 x2 a l'interconnexion directement en sortie du processeur au lieu de faire un détour par le bus.
C'est fort possible, il ne faut jamais dire jamais, mais le problème de sécurité du P4 HT a soulevé pas mal de questions au sujet de la cache partagée, et sans réponses valable à ce sujet, il serait risqué de la part de l'un ou de l'autre de lancer un processeur multi-core à cache partagée.