• [^] # Re: Merci

    Posté par (site web personnel) . En réponse à la dépêche AltairX : le processeur du futur ?. Évalué à 4. Dernière modification le 23 juin 2023 à 06:17.

    Donc le but c'est d’exécuter immédiatement les instruction à porté ,et exécuter les instructions plus loin en parallèle pour augmenter ILP.

    Dans une vie antérieure, j'avais un collègue faisant de l'optimisation CPU sur Itanium (un processeur VLIW d'HP, conjointement créé en collaboration avec Intel).

    Le but de cette architecture était, selon ma compréhension, d'éviter les branchements non prévisibles pour avoir un pipeline + grand (et donc plus simple, et pouvant monter en fréquence plus facilement).

    Le(s) problème(s) de cette architecture (outre l'incompétence d'Intel pour le design de CPU performant à cette époque) :

    • Cache d'instructions doit être énorme pour alimenter le pipeline (je parle des instructions, pas des données);
    • Compilateur compliqué..

    Le problème, comme bien souvent, c'est que l'optimisme et les promesses d'un concept ne sont pas toujours observables dans le monde réel. Cela dit, si le code est concis, ce concept peut-être intéressant. Mais c'est une contrainte qui disqualifie totalement ce concept.. Les conditions aux limites, comme disent les physiciens.