Le nb de pipelines n'a pas grand chose à voir avec le fait que ca soit du risc ou du cisc, la latence avant que le processeur accepte une instruction non plus.
Le nombre d'étage un peu plus, potentiellement tu as moins d'étage dans un proc risc que cisc du fait des instructions moins complexes.
Par contre, je comprends pas trop tes calculs avec les nb de cycles d'horloge porur faire une opération. Un p4 à entre 15 et 20 étages dans son pipeline si je me souviens bien, donc comment fait il pour effectuer une opération en virgule flottante en 7 cycles ? Même question pour un ppc, je pense pas qu'ils aient des pipelines avec seulement 3 étages...
[^] # Re: [RC]ISC
Posté par Christophe Fergeau . En réponse à la dépêche X86 contre PPC : Un article fait le point. Évalué à 2.
Le nombre d'étage un peu plus, potentiellement tu as moins d'étage dans un proc risc que cisc du fait des instructions moins complexes.
Par contre, je comprends pas trop tes calculs avec les nb de cycles d'horloge porur faire une opération. Un p4 à entre 15 et 20 étages dans son pipeline si je me souviens bien, donc comment fait il pour effectuer une opération en virgule flottante en 7 cycles ? Même question pour un ppc, je pense pas qu'ils aient des pipelines avec seulement 3 étages...