C'est malin, à cause de toi j'ai commandé une ColorLight au père noël!
Hé hé, bienvenu au club alors ;)
Je dirais aussi qu'il serait sans doute mieux de remplacer le bloc debounce par une capa sur l'entrée (avec une petite résistance en plus), mais bon quand on se permet de remplir 3% du FPGA à toi tout seul, ça donne pas envie d'enlever des morceaux.
Oui le FPGA de la colorlight est absolument monstrueux pour le prix (15$). On peux même y fourrer 55 cores RISC-V (Bon un SERV, qui est un processeur très spéciale car sérialisé).
Bon sinon, pour continuer le troll la discussion démarré dans la rédaction, j'ai remplacé pour les signaux divisor, remainder et quotient le type en unsigned et le code est un peu plus simple (non le VHDL n'est par verbeux. Bon enfin si, mais moins), et chez moi ça marcheTM (enfin ça compile et synthétise).
J'avoue qu'il faut que je me décrasse un peu plus du VHDL, visiblement y a plus simple que mes vieux std_logic_vector. J'ai testé les unsigned suite à ta remarque mais j'ai du faire un truc de travers, je regarderais à nouveau. Si on peut rendre le VHDL moins verbeux il faut pas hésiter.
Il ne faut pas hésiter, à me faire des pull-request pour améliorer le projet.
[^] # Re: Rhaaaaaaaaaaa! Honte à toi!
Posté par martoni (site web personnel, Mastodon) . En réponse à la dépêche Portage de TapTempo en VHDL. Évalué à 3. Dernière modification le 18 décembre 2020 à 20:49.
Hé hé, bienvenu au club alors ;)
Oui le FPGA de la colorlight est absolument monstrueux pour le prix (15$). On peux même y fourrer 55 cores RISC-V (Bon un SERV, qui est un processeur très spéciale car sérialisé).
J'avoue qu'il faut que je me décrasse un peu plus du VHDL, visiblement y a plus simple que mes vieux
std_logic_vector. J'ai testé les unsigned suite à ta remarque mais j'ai du faire un truc de travers, je regarderais à nouveau. Si on peut rendre le VHDL moins verbeux il faut pas hésiter.Il ne faut pas hésiter, à me faire des pull-request pour améliorer le projet.
J'ai plus qu'une balle