C'est malin, à cause de toi j'ai commandé une ColorLight au père noël!
Bon sinon, pour continuer (削除) le troll (削除ここまで) la discussion démarré dans la rédaction, j'ai remplacé pour les signaux divisor, remainder et quotient le type en unsigned et le code est un peu plus simple (non le VHDL n'est par verbeux. Bon enfin si, mais moins), et chez moi ça marcheTM (enfin ça compile et synthétise).
Je dirais aussi qu'il serait sans doute mieux de remplacer le bloc debounce par une capa sur l'entrée (avec une petite résistance en plus), mais bon quand on se permet de remplir 3% du FPGA à toi tout seul, ça donne pas envie d'enlever des morceaux.
En tout cas, encore merci pour ton projet, c'est super d'avoir un tutoriel sur le flot!
# Rhaaaaaaaaaaa! Honte à toi!
Posté par Christophe --- . En réponse à la dépêche Portage de TapTempo en VHDL. Évalué à 3.
C'est malin, à cause de toi j'ai commandé une ColorLight au père noël!
Bon sinon, pour continuer
(削除) le troll (削除ここまで)la discussion démarré dans la rédaction, j'ai remplacé pour les signauxdivisor,remainderetquotientle type en unsigned et le code est un peu plus simple (non le VHDL n'est par verbeux. Bon enfin si, mais moins), et chez moi ça marcheTM (enfin ça compile et synthétise).Je dirais aussi qu'il serait sans doute mieux de remplacer le bloc
debouncepar une capa sur l'entrée (avec une petite résistance en plus), mais bon quand on se permet de remplir 3% du FPGA à toi tout seul, ça donne pas envie d'enlever des morceaux.En tout cas, encore merci pour ton projet, c'est super d'avoir un tutoriel sur le flot!