Quelques remarques sur VHDL

Merci pour cet article. Ça fait longtemps que je projette de tester GHDL-Synth et Yosys.

J'avais également l'intention d'écrire un tap-tempo en VHDL afin de le proposer en exercice à mes étudiants. Je pense que je le ferais à peu près de la même manière, mais je ne le décomposerais pas autant : par exemple, décrire un simple compteur dans une architecture séparée, comme timepulse ne me paraît pas nécessaire.

Lorsque tu écris :

Le VHDL est très hiérarchique, on décrit des modules avec leurs entrées-sorties que l’on assemble ensuite à la manière d’un schéma bloc dans un composant «top».

je préciserais qu'on est tout à fait libre de choisir la structuration de son circuit.

On peut tout mettre dans une seule architecture si on le veut, ou on peut le découper en un assemblage de nombreux composants simples. Comme dans les langages de programmation, mettre tout dans le main n'est généralement pas une bonne idée, mais créer une myriade de petites fonctions peut aussi être excessif.