J'ai lu l'article au complet mais des choses m'échappe, si tu peux m'éclaircir :)
Métastabilité :
J'ai consulté 'rapidement' l'article et j'ai compris le problème de propagation du signal sur des bascules avec plusieurs clocks dans le système.
Mais est-ce c'est notre cas ? Tous les signaux clock et pulse ont la même base non ? Ou considères-tu qu'ils peuvent dériver suffisamment pour créer le phénomène ?
Pour le listing, j'avoue que réaliser la double bascule en passant btn_i dans btn_old, puis dans btn_s, ça me dépasse un peu.
Je pense qu'il y a un fondamentale avec l'exécution et la notion de registre qui me manque.
Je pensais aussi que tout s'exécutait en même temps dans le FPGA et donc que l'on aurait dans la même clock les deux opérations, mais ç'est vrai qu'il ne peut pas réaliser la seconde sans avoir exécuté la première d'où le "forçage" de l'utilisation de bascule à la synthèse.
Calcul bpm : pas suivi le calcul
MIN_NS 6e10 (1 minute en nanoseconde)
TP_NS = ??
Peut-être aussi que btn_per_i est aussi divisé par TP_NS mais cela ne m'a pas paru évident.
Entrée/sortie de module
L'entrée de per_count c'est btn_i (qui existait déjà mais est-ce le même), mais la sortie de debounce c'est btn_o.
J'imagine donc que ces variables sont locales au module.
A quel moment se fait le lien entre les Entrées/Sortie des modules ?
Division :
Est-ce que tu as essayé de voir ce que ça donnait avec le logiciel de synthèse, ou tu es certains que cela n'en vaut pas la peine et qu'il ne faut jamais compter dessus ?
Quelque part tu l'as posé le calcul, le logiciel ne peut pas le reproduire ?
# j'ai quelques questions msieur !
Posté par Selso (site web personnel) . En réponse à la dépêche TapTempo en Verilog. Évalué à 1.
J'ai lu l'article au complet mais des choses m'échappe, si tu peux m'éclaircir :)
Métastabilité :
J'ai consulté 'rapidement' l'article et j'ai compris le problème de propagation du signal sur des bascules avec plusieurs clocks dans le système.
Mais est-ce c'est notre cas ? Tous les signaux clock et pulse ont la même base non ? Ou considères-tu qu'ils peuvent dériver suffisamment pour créer le phénomène ?
Pour le listing, j'avoue que réaliser la double bascule en passant btn_i dans btn_old, puis dans btn_s, ça me dépasse un peu.
Je pense qu'il y a un fondamentale avec l'exécution et la notion de registre qui me manque.
Je pensais aussi que tout s'exécutait en même temps dans le FPGA et donc que l'on aurait dans la même clock les deux opérations, mais ç'est vrai qu'il ne peut pas réaliser la seconde sans avoir exécuté la première d'où le "forçage" de l'utilisation de bascule à la synthèse.
Calcul bpm : pas suivi le calcul
MIN_NS 6e10 (1 minute en nanoseconde)
TP_NS = ??
Peut-être aussi que btn_per_i est aussi divisé par TP_NS mais cela ne m'a pas paru évident.
Entrée/sortie de module
L'entrée de per_count c'est btn_i (qui existait déjà mais est-ce le même), mais la sortie de debounce c'est btn_o.
J'imagine donc que ces variables sont locales au module.
A quel moment se fait le lien entre les Entrées/Sortie des modules ?
Division :
Est-ce que tu as essayé de voir ce que ça donnait avec le logiciel de synthèse, ou tu es certains que cela n'en vaut pas la peine et qu'il ne faut jamais compter dessus ?
Quelque part tu l'as posé le calcul, le logiciel ne peut pas le reproduire ?