Je suis quasiment sur que dans les extensions 16bit de ARM ou MIPS, les instructions 32 bits sont alignées sur 32bits pas sur 16bits comme le RISC V.
Et ça n'est pas une petite différence, sur le RISC Vl peut y avoir un défaut de page pour accéder à la moitié d'une instruction, le prefetching est + compliqué aussi, après l'icache est + efficace..
[^] # Re: À suivre
Posté par reno . En réponse au journal Sifive Hifive 1 revision B - Présentation de la carte - episode 1. Évalué à 4.
Je suis quasiment sur que dans les extensions 16bit de ARM ou MIPS, les instructions 32 bits sont alignées sur 32bits pas sur 16bits comme le RISC V.
Et ça n'est pas une petite différence, sur le RISC Vl peut y avoir un défaut de page pour accéder à la moitié d'une instruction, le prefetching est + compliqué aussi, après l'icache est + efficace..