Retourner au contenu associé (journal : Verilog && récursivité(récursivité(récursivité( ERROR: STACK OVERFLOW)
Posté par gringonz le 07 mai 2020 à 10:07. En réponse au journal Verilog && récursivité(récursivité(récursivité( ERROR: STACK OVERFLOW. Évalué à 1.
Oui, entièrement d'accord. Le seul avantage de verilog est d'être plus compact. Mais j'ai aussi découvert à mes dépends que tu peux affecter un mot de 12 bits sur un de 10 et qu'il ne dit rien contrairement à VHDL.
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[^] # Re: lisibilité
Posté par gringonz . En réponse au journal Verilog && récursivité(récursivité(récursivité( ERROR: STACK OVERFLOW. Évalué à 1.
Oui, entièrement d'accord. Le seul avantage de verilog est d'être plus compact. Mais j'ai aussi découvert à mes dépends que tu peux affecter un mot de 12 bits sur un de 10 et qu'il ne dit rien contrairement à VHDL.