Re: chapeau

Quand je lis ça, je me dis que je ferai mieux de partir sur du synchrone pour commencer.

Et en preview, ma DFF qui gère le sync et l'async o/

module KFPGA_DFF(
 output reg q,
 input d, clk, rst, is_rst_sync
);
 wire rst_sync = rst && is_rst_sync;
 wire rst_async = rst && !is_rst_sync;
 always @(posedge clk, posedge rst_async)
 if (rst_async)
 q <= 1'b0;
 else
 if (rst_sync)
 q <= 1'b0;
 else
 q <= d;
endmodule

(oui, j'ai appris le verilog par moi même, non, je ne suis pas allé loin dans mon apprentissage, et oui, j'ai conscience que c'est un peu pourri, mais c'est tout ce que j'ai trouvé)