Je connais plus le VHDL que verilog. Mais si je comprends cette description (if rst) teste bien le niveau, c'est bien un reset sur le niveau qui est fait. Donc oui, c'est bien une bascule normale. C'est le terme que tu avais employé (reset sur un front) qui était ambigu.
Ouais, je voulais surtout dire qu'il fallait envoyer un 1 plutôt qu'un 0 pour réaliser le reset.
L'intrêt ici est de tout connaitre et donc tout maitriser, ce qui n'est pas le cas avec des FPGA et outils commerciaux ou la partie bitstream est une boite noire.
Les outils libres arrivent de mieux en mieux à supporter les FPGA proprios (voir le projet Symbiflow) donc les bistreams perdent de plus en plus leur côté boite noire. Je suis plus concerné par le fait que les FPGA eux-même soient des boîtes noires. Qu'est-ce qui nous dit que des backdoors n'ont pas été implémentés à la demande de la NSA pour par ex extraire facilement les clés cryptographique quand de l'AES est implémenté dessus ?
Et pour finir un soft libre serait aussi sans doute très intéressant pour des universités pour des aspect pédagogique, là ou encore une fois les outils commerciaux sont fermés.
Grave. D'ailleurs, je compte me rapprocher de mes anciens profs d'IUT membres du LIRMM pour exploiter des thésards :D
[^] # Re: chapeau
Posté par jtremesay (site web personnel) . En réponse au journal Nouvelles de kFPGA, le FPGA libre. Évalué à 3.
Ouais, je voulais surtout dire qu'il fallait envoyer un
1plutôt qu'un0pour réaliser le reset.Les outils libres arrivent de mieux en mieux à supporter les FPGA proprios (voir le projet Symbiflow) donc les bistreams perdent de plus en plus leur côté boite noire. Je suis plus concerné par le fait que les FPGA eux-même soient des boîtes noires. Qu'est-ce qui nous dit que des backdoors n'ont pas été implémentés à la demande de la NSA pour par ex extraire facilement les clés cryptographique quand de l'AES est implémenté dessus ?
Grave. D'ailleurs, je compte me rapprocher de mes anciens profs d'IUT membres du LIRMM pour exploiter des thésards :D