Re: chapeau

Franchement, je suis impressionné par la qualité et quantité de boulot qui se cache derrière ce projet.

Merci :)

J'ai une petite remarque sur le reset de ton FPGA, pourquoi sur front ? En général les reset sont asynchrone et sur un état (de préférence actif à 0). En plus ça aura l'avantage quand tu voudra fondre ton circuit de trouver directement des bascules qui le font. En effet dans tous les cas en bibliothèque de cellules, les bascules sont à raz async et actif à 0, mais jamais sur un front.

Je ne sais pas si c'est parce qu'on veut dire la même chose avec des mots différents, mais dans tous les exemples de code verilog que j'ai pu trouver au cours de ma (courte) carrière dans la micro-élec, le reset des flip-flop était décrit comme ça

// async
always @(posedge clk, posedge rst)
 if (rst)
 stored_data <= 0;
 else
 stored_data <= input_data;
// sync
always @(posedge clk)
 if (rst)
 stored_data <= 0;
 else
 stored_data <= input_data;

Comme l'indique de posedge ("positive edge", front montant en français), c'est le changement d'état (du signal d'horloge les FF synchrone, du signal de reset pour les FF asynchrone) qui déclenche la fonctionnalité.
Là où je vais à contre courant de l'industrie, c'est d'utiliser le front montant plutôt que le descendant. Mais bon, ce n'est pas difficile de passer de l'un à l'autre. Pis de toute façon, à terme, je supporterai les deux (ainsi que le mode sync/async).

Comme tu peux le constater, cela synthétise et mappe parfaitement vers une DFF de la bibliothèque de stdcell OSU035 :

$ cat source/DFF.v 
module DFF(output reg d, input d_in, clk, rst);
 always @(posedge clk, posedge rst)
 if (rst)
 d <= 0;
 else
 d <= d_in;
endmodule
$ qflow synth -t osu035 DFF
$ cat synthesis/DFF_mapped.v
/* Generated by Yosys 0.9+2406 (git sha1 93ef516d, gcc 9.3.0-1 -march=native -O3 -fno-plt -fPIC -Os) */
(* top = 1 *)
(* src = "/home/killruana/tmp/DFF/source/DFF.v:1.1-7.10" *)
module DFF(d, d_in, clk, rst);
 wire _0_;
 wire _1_;
 (* src = "/home/killruana/tmp/DFF/source/DFF.v:1.38-1.41" *)
 input clk;
 (* src = "/home/killruana/tmp/DFF/source/DFF.v:1.23-1.24" *)
 output d;
 (* src = "/home/killruana/tmp/DFF/source/DFF.v:1.32-1.36" *)
 input d_in;
 (* src = "/home/killruana/tmp/DFF/source/DFF.v:1.43-1.46" *)
 input rst;
 INVX1 _2_ (
 .A(rst),
 .Y(_0_)
 );
 (* src = "/home/killruana/tmp/DFF/source/DFF.v:2.5-6.23" *)
 DFFSR _3_ (
 .CLK(clk),
 .D(d_in),
 .Q(_1_),
 .R(_0_),
 .S(1'h1)
 );
 (* keep = 32'd1 *)
 BUFX2 _4_ (
 .A(_1_),
 .Y(d)
 );
endmodule

Pour finir une question : as tu déjà envisagé de faire fabriquer ton FPGA, si oui, chez qui (et avec quel budget car là ca parle de gros sous).
En tout cas bonne continuation et encore une fois félicitations.

Oui et non. Une fois que le projet sera suffisamment avancé, je compte faire un financement participatif pour fabriquer des puces open hardware à destination des bidouilleurs «kFPGA, l'Arduino des FPGA !». J'ai repéré eFabless qui travaille avec la fonderie X-Fab et qui permet d'utiliser un flot libre basé sur QFlow. Sinon le classique Europractice qui permet d’accéder à toutes les fonderies ou presque, même si je crains qu'avec eux il ne me faille utiliser des outils proprios :'(

À part ça, comme je cherche plus à me placer en tant que fournisseur d'IP et de service autour de la techno que en tant que vendeur de puces, je ne m'attends pas passer en fonderie régulièrement.