Ce que tu racontes ça me fait penser à OpenCAPI https://opencapi.org/ d'IBM (à la base) : c'est pas pour se brancher « dans » le CPU, mais sur le bus d'interconnexion à assez bas niveau, en gérant correctement la cohérence des caches, et en s'arrangeant pour respecter les mappings de la MMU. C'est plus « simple » et bas niveau qu'une interco PCIe et moins contraignant niveau vitesse qu'un contrôleur RAM. Ça pourrait éventuellement ressembler à ce que tu décris, si j'ai bien compris le bouzin.
[^] # Re: chip de test
Posté par benoar . En réponse au journal k1g1 : le premier FPGA Libre.... Évalué à 2.
Ce que tu racontes ça me fait penser à OpenCAPI https://opencapi.org/ d'IBM (à la base) : c'est pas pour se brancher « dans » le CPU, mais sur le bus d'interconnexion à assez bas niveau, en gérant correctement la cohérence des caches, et en s'arrangeant pour respecter les mappings de la MMU. C'est plus « simple » et bas niveau qu'une interco PCIe et moins contraignant niveau vitesse qu'un contrôleur RAM. Ça pourrait éventuellement ressembler à ce que tu décris, si j'ai bien compris le bouzin.