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Posté par Guillaume Savaton (site web personnel) le 24 septembre 2018 à 10:57. En réponse à la dépêche Verilator 4.002. Évalué à 1. Dernière modification le 24 septembre 2018 à 10:57.
Verilator gagne en performance du fait que la granularité des évènements est connue, il évalue le design uniquement sur un changement de clock. Il schedule et optimise les évènements intermédiaires à la compilation plutôt qu'à l'exécution.
OK. Merci pour ces précisions.
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[^] # Re: Pourquoi seulement du Verilog synthétisable ?
Posté par Guillaume Savaton (site web personnel) . En réponse à la dépêche Verilator 4.002. Évalué à 1. Dernière modification le 24 septembre 2018 à 10:57.
OK. Merci pour ces précisions.