Dans cette catégorie, il existe également GHDL pour le langage VHDL.
Existe-t-il un comparatif entre Verilator et GHDL pour des benchmarks équivalents dans les deux
langages ?
Il n'existe pas de comparatif direct mais Verilator est plus rapide vu qu'il utilise un algorithme de scheduling statique des évenements contrairement à GHDL ou Icarus Verilog qui se base sur une liste d'évènements à venir.
Si verilator n'est capable de prendre en entrée que du Verilog synthétisable, c'est parce qu'il
convertit ce code en un objet en C++ et/ou SystemC
Je suis un peu étonné par cette phrase. Si le code Verilog est converti en C++, pourquoi serions-
nous limité à du code synthétisable ?
C'est un des choix de design de Verilator qui n'est pas lié a SystemC ou C++. Verilator a choisi de ne pas supporter certaines features du langage pour augmenter la rapidité.
Verilator gagne en performance du fait que la granularité des évènements est connue, il évalue le design uniquement sur un changement de clock. Il schedule et optimise les évènements intermédiaires à la compilation plutôt qu'à l'exécution.
[^] # Re: Pourquoi seulement du Verilog synthétisable ?
Posté par SebastienV . En réponse à la dépêche Verilator 4.002. Évalué à 5.
Il n'existe pas de comparatif direct mais Verilator est plus rapide vu qu'il utilise un algorithme de scheduling statique des évenements contrairement à GHDL ou Icarus Verilog qui se base sur une liste d'évènements à venir.
C'est un des choix de design de Verilator qui n'est pas lié a SystemC ou C++. Verilator a choisi de ne pas supporter certaines features du langage pour augmenter la rapidité.
Verilator gagne en performance du fait que la granularité des évènements est connue, il évalue le design uniquement sur un changement de clock. Il schedule et optimise les évènements intermédiaires à la compilation plutôt qu'à l'exécution.