Re: Détails techniques

Attention avant de conclure que seul Intel est seul concerné par Meltdown.

Les auteurs ne sont pas aussi catégoriques.

Ils expliquent juste que leur «POC» (qu'ils appellent «toy») n'a pas réussi à obtenir de résultat.
Par contre, leur tests et leurs mesures laissent supposer que c'est possible.
Il n'y sont juste pas arrivé avec leur outil, (technique de Flush+Reload que vous indiquez):

Limitations on ARM and AMD:
the reasons for this can be manifold.
First of all, our implementation might simply be too slow
and a more optimized version might succeed.
For instance, a more shallow out-of-order execution pipeline could tip the race
condition towards against the data leakage.
Similarly,if the processor lacks certain features, e.g., no re-order
buffer, our current implementation might not be able to
leak data. However, for both ARM and AMD, the toy
example as described in Section 3 works reliably, indi-
cating that out-of-order execution generally occurs and
instructions past illegal memory accesses are also per-
formed.

Comme il existe d'autre techniques pour stresser attaquer un cache ...

Bref, ce n'est pas fini.

Ceci dit une simple interdiction des appels à rdtscp (pour détecter la mise en cache) peut bloquer ce genre d'attaque.
Il semble que c'est déjà le cas de certains hyperviseurs.