silverlankaiz, il y a eu quelques tentatives de libération de gros FPGA par le passé. Je pense surtout au projet «debit» et son papier «from the bitstream to the netlist» qui s'était attaqué à la rétro-ingénierie du Spartan3. Mais il y a aussi, dans une certaine mesure, le projet Torc, mais développé par une université qui est financé par les gros du FPGA, du coup tout n'est pas reversé pour pas les froisser.
J’essaie de les recenser sur une page du front de libération des FPGA.
De tout les projets que je scrute depuis quelques années maintenant, le projet Icestorm est de très loin le projet le plus abouti. Le projet inclue même l'analyse des timings maintenant, ce qui était son gros point noir au début.
[^] # Re: La "libération" de ce FPGA est une excellente chose
Posté par martoni (site web personnel, Mastodon) . En réponse à la dépêche Icestudio 0.2, du schéma au verilog. Évalué à 3.
silverlankaiz, il y a eu quelques tentatives de libération de gros FPGA par le passé. Je pense surtout au projet «debit» et son papier «from the bitstream to the netlist» qui s'était attaqué à la rétro-ingénierie du Spartan3. Mais il y a aussi, dans une certaine mesure, le projet Torc, mais développé par une université qui est financé par les gros du FPGA, du coup tout n'est pas reversé pour pas les froisser.
J’essaie de les recenser sur une page du front de libération des FPGA.
De tout les projets que je scrute depuis quelques années maintenant, le projet Icestorm est de très loin le projet le plus abouti. Le projet inclue même l'analyse des timings maintenant, ce qui était son gros point noir au début.
Il y a une vieille présentation de Sébastien Bourdeauducq sur comment s'y prendre pour faire le reverse engineering d'un fpga aussi.
J'ai plus qu'une balle