Si le projet à 12 ans et qu'il a été débuté en Europe il n'y a rien d'étonnant à le voir écrit en VHDL. Il est vrai que GHDL est un très bon outil pour simuler du VHDL (je l'utilise tout les jours), mais il est lent. Tout comme icarus est lent pour le Verilog.
VHDL et Verilog ne sont pas des langages conçues à l'origine pour faire de la synthèse FPGA, se ne sont que des langages de simulation.
Quitte à reprendre tout de zéro, pourquoi ne pas passer sur les nouveaux langages de synthèse comme Clash, Migen ou surtout Chisel ?
Ces langages sont conçues pour la synthèse (synchrone) et permettent de développer des «IP» de manière beaucoup moins verbeuses en limitant les copier/coller. Et il n'est plus nécessaire de se taper du VHDL/Verilog pour les testbench.
Avec Chisel par exemple il est possible de générer
- soit un code synthétisable en verilog pour les outils privateurs habituels (ISE, Quartus, ...)
- soit un modèle C++ pour la simulation. Le modèle C++ pour la simulation est nettement plus rapide que les simulateurs GHDL ou Icarus. On peut même envisager de «faire tourner» un programme sur le modèle en simulation (à quelques centaines de kilohertz au lieu des MégaHertz certes, mais c'est tout de même pas mal pour de la simulation).
Les outils du FPGA sont vieux. ils s'encroûtent. il faut faire la révolution et libérer les FPGA avec de nouveaux outils/langages !
# VHDL ?
Posté par martoni (site web personnel, Mastodon) . En réponse à la dépêche Le retour de F-CPU, le processeur libre. Évalué à 7. Dernière modification le 20 avril 2015 à 08:53.
Si le projet à 12 ans et qu'il a été débuté en Europe il n'y a rien d'étonnant à le voir écrit en VHDL. Il est vrai que GHDL est un très bon outil pour simuler du VHDL (je l'utilise tout les jours), mais il est lent. Tout comme icarus est lent pour le Verilog.
VHDL et Verilog ne sont pas des langages conçues à l'origine pour faire de la synthèse FPGA, se ne sont que des langages de simulation.
Quitte à reprendre tout de zéro, pourquoi ne pas passer sur les nouveaux langages de synthèse comme Clash, Migen ou surtout Chisel ?
Ces langages sont conçues pour la synthèse (synchrone) et permettent de développer des «IP» de manière beaucoup moins verbeuses en limitant les copier/coller. Et il n'est plus nécessaire de se taper du VHDL/Verilog pour les testbench.
Avec Chisel par exemple il est possible de générer
- soit un code synthétisable en verilog pour les outils privateurs habituels (ISE, Quartus, ...)
- soit un modèle C++ pour la simulation. Le modèle C++ pour la simulation est nettement plus rapide que les simulateurs GHDL ou Icarus. On peut même envisager de «faire tourner» un programme sur le modèle en simulation (à quelques centaines de kilohertz au lieu des MégaHertz certes, mais c'est tout de même pas mal pour de la simulation).
Les outils du FPGA sont vieux. ils s'encroûtent. il faut faire la révolution et libérer les FPGA avec de nouveaux outils/langages !
J'ai plus qu'une balle