Hum... déjà que ce n'est pas toujours évident d'estimer la complexité de ce qui va être généré par un synthétiseur à partir d'un HDL (VHDL, Vérilog, etc.), avec ça, on risque d'aller au carnage. Surtout qu'avec l'apparence de langages classiques qui camouflera quasi-totalement ce qu'on génère, on risque d'y coller des purs softeux qui n'ont aucune idée de la nature et des contraintes sous-jacentes : autant dire qu'on n'a pas le cul sorti des ronces.
On disait pareil du VHDL, "rien ne vaut un mec qui assemble ses portes a la main !", mais bon non en fait :-).
Clairement, aujourd'hui le passage VHDL -> HLS entraine pas vraiment de changement de métier. Ca ressemble pas mal a du VHDL finalement, notamment parce que c'est plus simple pour les outils a gérer, et un point agréable: il y a nettement moins de verbosité en CSYN qu'en VHDL.
Au final, le passage VHDL->HLS se fait plutot bien, bien plus facilement que le passage gate->VHDL.
[^] # Re: Logiciels de HLS
Posté par flagos . En réponse au journal Le VHDL prend-il l'eau ?. Évalué à 2.
On disait pareil du VHDL, "rien ne vaut un mec qui assemble ses portes a la main !", mais bon non en fait :-).
Clairement, aujourd'hui le passage VHDL -> HLS entraine pas vraiment de changement de métier. Ca ressemble pas mal a du VHDL finalement, notamment parce que c'est plus simple pour les outils a gérer, et un point agréable: il y a nettement moins de verbosité en CSYN qu'en VHDL.
Au final, le passage VHDL->HLS se fait plutot bien, bien plus facilement que le passage gate->VHDL.