parallèlement, Cadence qui avait développé son propre langage de simulation pour ses outils a elle aussi ouvert son propre langage en le standardisant : le verilog.
C'est pas vraiment juste ce que tu dis là, en relisant le paragraphe Beginning
Verilog was one of the first modern hardware description languages to be invented [...] later renamed to Gateway Design Automation in 1985 [...]. Gateway Design Automation was purchased by Cadence Design Systems in 1990. Cadence now has full proprietary rights to Gateway's Verilog and the Verilog-XL [...].
D'ailleurs ça se sent toujours dans l'utilisation des outils cadence. J'utilise au quotidien la suite virtuoso qui prétend être capable de simuler de la mm façon les deux langages; c'teuh blague... Chez cadence, verilog a TRÈS clairement l'avantage. Tous les outils rapides sont capables de simuler du verilog alors que pour le VHDL il faut se coltiner un outil lent et moyennent fiable. La norme n'est pas respectée et cadence l’interprète assez librement.
Alors soyons clair, les deux langages sont relativement mauvais, verbeux, mal standardisés et sujet à interprétation en fonction de l'outil utilisé.
Tu peux illustrer s'il te plait? Je crois que souvent on confond ces langages matériels avec des langages informatiques (je sais pas comment dire).
C'est vrai qu'il manque des outils libres pour faire du VHDL et je serai super content de voir un jour une bonne intégration ngspice/vhdl. Ca serait un truc tellement génial de pouvoir faire à la fois du VHDL, du VHDL-AMS du spice, le tout avec des outils libres...
Les logiciels de traitement de texte sont à la rédaction ce que la 2CV est à l'automobile, une vieille voiture dont on se souvient avec nostalgie mais technologiquement dépassée
# Je ne suis pas d'accord
Posté par Olivier LEMAIRE (site web personnel) . En réponse au journal Le VHDL prend-il l'eau ?. Évalué à 6.
C'est pas vraiment juste ce que tu dis là, en relisant le paragraphe Beginning
D'ailleurs ça se sent toujours dans l'utilisation des outils cadence. J'utilise au quotidien la suite virtuoso qui prétend être capable de simuler de la mm façon les deux langages; c'teuh blague... Chez cadence, verilog a TRÈS clairement l'avantage. Tous les outils rapides sont capables de simuler du verilog alors que pour le VHDL il faut se coltiner un outil lent et moyennent fiable. La norme n'est pas respectée et cadence l’interprète assez librement.
Tu peux illustrer s'il te plait? Je crois que souvent on confond ces langages matériels avec des langages informatiques (je sais pas comment dire).
C'est vrai qu'il manque des outils libres pour faire du VHDL et je serai super content de voir un jour une bonne intégration ngspice/vhdl. Ca serait un truc tellement génial de pouvoir faire à la fois du VHDL, du VHDL-AMS du spice, le tout avec des outils libres...
Les logiciels de traitement de texte sont à la rédaction ce que la 2CV est à l'automobile, une vieille voiture dont on se souvient avec nostalgie mais technologiquement dépassée