Je m'a planté dans le code mais c'est l'idée qui compte :)
Le problème c'est surtout l'enchainement des événements qui est complèxe à gérer surtout lorsque l'on rajoute la gestion des exceptions (venant de la VM,...). Plus les problèmes liés au microcodes. Et ensuite, lorsqu'il faut accélérer et pipeliner tout ce petit monde...
Pourquoi, en risc tu n'utilses pas le même registe en cource et destination?
Par ce que dans un processeur risc, c'est le plus souvent le cas (et c'est très pratique pour diminuer les dépendances de flot read-after-write que n'aime pas du tout les pipelines).
[^] # Re: N'importe quoi
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche AMD et INTEL optent pour des technologies opposées.. Évalué à 1.
Le problème c'est surtout l'enchainement des événements qui est complèxe à gérer surtout lorsque l'on rajoute la gestion des exceptions (venant de la VM,...). Plus les problèmes liés au microcodes. Et ensuite, lorsqu'il faut accélérer et pipeliner tout ce petit monde...
Pourquoi, en risc tu n'utilses pas le même registe en cource et destination?
Par ce que dans un processeur risc, c'est le plus souvent le cas (et c'est très pratique pour diminuer les dépendances de flot read-after-write que n'aime pas du tout les pipelines).
"La première sécurité est la liberté"