Pourtant, les chips CISCs ne sont plus nécessairement les plus rapides !
Les CISC sont à prioris plus lent car il consacre + de silicium à des trucs pas vraiment utile contrairement au RISC (nue règle de 80-20, vaux mieux optimiser à fond 80% des instructions les plus utiliser que ce faire chier avec les 20% restant complexe et qui ralentissent tout)
M'enfin, les x86 déchirent tous en ce moment. Les Power 4 trichent au specint (durant les tâches mono-proc, les processeurs idle faisait des prefetch pour le caches L3 !), les SPARC64 ne sont toujours pas disponibles.
Un CPU CISC aura besoin d'une seule instruction (donc d'un cycle) pour effectuer une divison tandis que le RISC aura besoin de 50
RISC:
- On veut un cycle par instruction.
Mouais, sauf quand c'est pas le cas : genre les instructions fpu sparc qui prenne 3 cycles par instructions.
Il reste juste 2 choses : mots d'instructions de taille fixe (pour simplifer le decode et le fetch), nombre de cycles par instructions de durés fixes (évite des microcodes à la mord moi le noeud)
[^] # Re: N'importe quoi
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche AMD et INTEL optent pour des technologies opposées.. Évalué à 10.
Les CISC sont à prioris plus lent car il consacre + de silicium à des trucs pas vraiment utile contrairement au RISC (nue règle de 80-20, vaux mieux optimiser à fond 80% des instructions les plus utiliser que ce faire chier avec les 20% restant complexe et qui ralentissent tout)
M'enfin, les x86 déchirent tous en ce moment. Les Power 4 trichent au specint (durant les tâches mono-proc, les processeurs idle faisait des prefetch pour le caches L3 !), les SPARC64 ne sont toujours pas disponibles.
Un CPU CISC aura besoin d'une seule instruction (donc d'un cycle) pour effectuer une divison tandis que le RISC aura besoin de 50
L'exemple est mal choisi mais c'est l'idée.
En CISC tu peux faire:
ADD [R1 + R2 + 8] [R2 + R3 + 4] (opération mémoire mémoire)
En RISC, tu auras :
ADD R1 R2 R4
ADD R4 #8 R4
ADD R2 R3 R5
ADD R5 #4 R6
LOAD [R5] R7
LOAD [R6] R8
ADD R7 R8 R9
STORE R9 [R6]
Mais personne n'utilise ses adressages complexes.
RISC:
- On veut un cycle par instruction.
Mouais, sauf quand c'est pas le cas : genre les instructions fpu sparc qui prenne 3 cycles par instructions.
Il reste juste 2 choses : mots d'instructions de taille fixe (pour simplifer le decode et le fetch), nombre de cycles par instructions de durés fixes (évite des microcodes à la mord moi le noeud)
nicO, f-cpuer
"La première sécurité est la liberté"