Les vliw ne sont pas nouveaux. L'itanium n'est pas nouveau, ni le dsp de TI, ni les gpus. Les gpu était des liv de 4 instructions qui sont passé à 2 voir moins.
Un itanium coutait 12k€ pour battre un x86 en vitesse pure, le prix est évidement en rapport avec la taille de la puce.
"Si demain un intel ou AMD, ou nvidia sort un CPU patator, s'il en vend... alors oui, bien sûr que les distro feront l'effort."
Les versions autre que x86 sont limités.
"Considérant une toute nouvelle architecture, il faut la considérer dans son ensemble."
C'est pour ça que je parle des caches.
"(des registres à gogo avec avec les instructions qui arrivent 15 par 15 ça comptent pas ?)."
L'ipc moyen d'un code est de 3. Le nombre de load par instruction est pas loin de 1 pour 5 instructions, un load, cela peut prendre 100 cycles. Donc, un pipeline fixe de 15 instructions sera vide la plus part du temps.
[^] # Re: Et les compilateurs?
Posté par Nicolas Boulay (site web personnel) . En réponse à la dépêche Kalray un processeur massivement parallèle très impressionnant : Qu’il est loin le temps de mon ZX81. Évalué à 3.
Les vliw ne sont pas nouveaux. L'itanium n'est pas nouveau, ni le dsp de TI, ni les gpus. Les gpu était des liv de 4 instructions qui sont passé à 2 voir moins.
Un itanium coutait 12k€ pour battre un x86 en vitesse pure, le prix est évidement en rapport avec la taille de la puce.
"Si demain un intel ou AMD, ou nvidia sort un CPU patator, s'il en vend... alors oui, bien sûr que les distro feront l'effort."
Les versions autre que x86 sont limités.
"Considérant une toute nouvelle architecture, il faut la considérer dans son ensemble."
C'est pour ça que je parle des caches.
"(des registres à gogo avec avec les instructions qui arrivent 15 par 15 ça comptent pas ?)."
L'ipc moyen d'un code est de 3. Le nombre de load par instruction est pas loin de 1 pour 5 instructions, un load, cela peut prendre 100 cycles. Donc, un pipeline fixe de 15 instructions sera vide la plus part du temps.
"La première sécurité est la liberté"