В репозитории находятся материалы с прошедшего стрима Gate Level FPGA, на котором рассматривалась реализация элементов цифровых схем из базовых логических элементов на VHDL и Verilog.

Мы специально запретили оптимизацию написанных модулей и сделали так, что бы более сложные элементы цифровых схем строились из трех базовых блоков и, или, не.

На первом стриме реализовали:

• и
• или
• не
• исключающее или
• или-не
• и-не
• rs защелку
• мультиплексор 2в1
• трехвходовое и
• дешифратор 2в4

Работы выполнялась в Vivado v2020.2

Исходники в папке .srcs

Присоединяйтесь к нашему сообществу FPGA разработчиков:

• Сайт: fpga-systems.ru

• Телеграмм: чат @fpgasystems, новости @fpgasystems_events

• Youtube: FPGA Systems

• Facebook: fpgasystems.ru

• VK: FPGA-Systems.ru