URL: https://linuxfr.org/users/vejmarie/journaux/de-retour-du-4e-workshop-risc-v Title: De retour du 4e workshop RISC-V Authors: vejmarie Date: 2016年07月14日T20:48:19+02:00 License: CC By-SA Tags: open_hardware, open_compute_project et open_compute Score: 45 Bonsoir à tous, (désolé désolé je suis sur un clavier qwerty (**NdM.:** corrigé)) Il m'a pris l'envie il y a quelques mois de suivre le développement de [RISC-V](https://riscv.org/). Après tout, je fais de l'Open Hardware et même si j'aime bien Intel, AMD et ARM, faire des machines "open" avec des processeurs "fermés" c'est un peu bébête. Du coup j'ai pris un billet d'avion et direction Boston lundi soir pour le 4^e workshop RISC-V au MIT. S'en sont suivis 2 jours studieux de conférences techniques avec des personnes ultra motivées, des démos fonctionnelles (sur FPGA) et un projet ambitieux qui me semble devenir de plus en plus prometteur et fiable. Alors qu'ai-je retenu: - Le projet est piloté par Berkeley et le MIT, au travers d'une fondation à but non lucratif (mais dont l'inscription est payante 99$ par an en membre individuel). - Les outils de développement se basent sur [chisel](https://chisel.eecs.berkeley.edu/) un langage de description matériel qui franchement vaut le détour (bon après c'est un peu technique, mais quel progrès par rapport à mes débuts dans la micro architecture chez Digital) - Il existe aussi bluespec (mais là ça coûte une blinde, et nécessite une phase d'apprentissage non négligeable notamment sur la gestion des preuves formelles) - Actuellement deux cœurs sont disponibles en chisel, le cœur [Rocket](https://github.com/ucb-bar/rocket-chip) (CPU superscalaire in order avec cache et MMU, dédié plutôt aux environnements fortement contraints et sur des consommations de l'ordre de la centaine de mW), et accrochez-vous le truc est disponible sur github. Le second cœur est [BOOM](https://www.eecs.berkeley.edu/Pubs/TechRpts/2015/EECS-2015-167.html). Ce cœur m'intéresse déjà plus, il est _out of order_, et à la capacité d'émettre 3 instructions par cycle là où Rocket est limité à une. - [Sifive](https://www.sifive.com/) une startup issue de Berkeley démontrait un FPGA avec un cœur Boom sous Linux avec support PCIe etc ... Il prévoit de sortir un chip complet aux alentours de 1,6 Ghz pas si mal pour une première passe. - Debian a démarré un portage sur l'architecture RISC-V et la motivation est là ! Alors sommes-nous à la naissance d'une nouvelle architecture, je pense que oui, en 2 ans le travail accompli est énorme, la complexité d'ARM, et le monopole d'Intel commence à énerver un certain nombre de personnes, mais comme je l'ai toujours pensé la clef réside dans les outils et franchement chisel est un sacré pas en avant dans la conception de chips. Conclusion de cette histoire, je suis retombé dans ma jeunesse, lorsque je travaillais sur le chip Alpha, et ça me donne sévèrement envie de faire un chip (ok vous avez le droit de penser que je suis un peu cintré). La plus grosse difficulté maintenant c'est de financer tout ça, on va chercher des solutions et peut-être en trouver si les ventes d'Horizon décollent. Le seul hic c'est que je vais finir par avoir vraiment beaucoup de boulot après être passé du côté obscur de la force sur FreeCAD, mais franchement l'idée d'avoir un chip totalement ouvert et libre me tente vraiment, et en plus je pense qu'on peut le faire vraiment performant, l'ISA est bien née. Alors y a plus qu'à, ressortez vos cours d'architecture et let's go. Et on se croisera en novembre chez Google à Mountain View pour le 5^e workshop RISC-V ! Ah si, dernier truc pour ceux qui sont intéressés, je suis rentré avec une carte FPGA flashée avec un chip Rocket ;) vejmarie