URL: https://linuxfr.org/news/verilator-4-002
Title: Verilator 4.002
Authors: martoni
 Davy Defaud, palm123, BAud, ZeroHeure, bubar🦥 et Benoît Sibaud
Date: 2018年09月12日T11:36:35+02:00
License: CC By-SA
Tags: verilog, systemc, c++ et verilator
Score: 29
La version 4.002 de Verilator [a été annoncée](https://www.veripool.org/papers/Verilator_v4_Multithreaded_OrConf2018.pdf) à la conférence [ORConf2018](https://orconf.org/) en Pologne.
Verilator est sans conteste le simulateur [HDL](https://en.wikipedia.org/wiki/Hardware_description_language) _open source_ le plus rapide du « marché ». Il permet de simuler des [porte‐grammes](http://www.fabienm.eu/flf/et-pourquoi-pas-portegramme/) écrits en Verilog **synthétisable**.
![Le nouveau logo de Verilator](https://www.veripool.org/img/verilator_256_200_min.png)
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[Page officielle de Verilator](https://www.veripool.org/wiki/verilator)
[Comparaison de temps de simulation Verilator vs Icarus](http://www.fabienm.eu/flf/icarus-vs-verilator/)
[Notes de version de la 4.002](https://www.veripool.org/news/241-Verilator-Verilator-4-002-Released)
[La présentation à ORConf2018](https://www.veripool.org/papers/Verilator_v4_Multithreaded_OrConf2018.pdf)
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Synthétisable ? Ce point est important. En effet, le langage [Verilog](https://fr.wikipedia.org/wiki/Verilog) (tout comme son homologue VHDL) permet de décrire des modèles de circuits numériques destinés à être utilisés dans des [FPGA]( "Field‐Programmable Gate Array — circuit logique programmable") mais aussi des [ASIC](https://fr.wikipedia.org/wiki/Application-specific_integrated_circuit "Application‐Specific Integrated Circuit — circuit intégré propre à une application"). En plus de la partie « modélisation », Verilog (comme VHDL) inclut la partie tests. On peut donc écrire tout notre _testbench_ en Verilog, puisque nous avons des fonctions d’affichage, d’accès aux fichiers, etc. Cependant, seule une sous‐partie du langage Verilog est capable de décrire le circuit final, c’est ce qu’on appelle la partie « synthétisable » car elle peut être synthétisée en un schéma électronique numérique.
Si verilator n’est capable de prendre en entrée que du Verilog synthétisable, c’est parce qu’il convertit ce code en un objet en C++ et/ou SystemC (le [SystemC](https://fr.wikipedia.org/wiki/SystemC) n’étant qu’une bibliothèque C++). La partie code de test sera donc écrite en C++/SystemC et le programme final compilé avec _gcc_. 
Le binaire ainsi compilé peut ensuite être exécuté comme n’importe quel exécutable et lancera la simulation de notre modèle numérique (le porte‐gramme).
Le résultat est un temps de simulation incroyablement plus rapide qu’[avec les simulateurs classiques](https://www.veripool.org/wiki/veripool/Verilog_Simulator_Benchmarks). Le site officiel donne des vitesses 90 fois supérieures au célèbre simulateur Verilog _open source_ [Icarus](http://iverilog.icarus.com/). Personnellement, sur mon porte‐gramme d’anti‐rebond j’obtiens une vitesse 20 fois supérieure, mais c’est en enregistrant des traces très lourdes (700 Mio) permettant de visualiser les signaux une fois la simulation terminée.
Il est possible de faire tourner des modèles de microprocesseurs écrit en Verilog en « temps réel » (à quelques kilohertz).
Concrètement, si l’on prend l’exemple d’un porte‐gramme simple permettant de filtrer les rebonds d’un bouton (pour le code complet c’est [par ici](https://github.com/Martoni/blp/blob/master/verilog/src/button_deb.v)). On aura les ports d’entrée‐sortie suivants :
 
```verilog
module button_deb(
 // sync design
 input clk,
 input rst,
 // in-out
 input button_in,
 output button_valid);
```
Une fois « compilé » avec verilator :
 
 verilator -Wall -cc src/button_deb.v --trace --exe test/test_button_deb.cpp
On obtient un objet que l’on peut instancier dans son programme principal :
 
```c++
 Vbutton_deb* top = new Vbutton_deb;
```
L’accès aux signaux d’entrée‐sortie se fait ensuite simplement comme un accès aux variables de l’objet :
 
```c++
top->rst = 1;
top->button_in = 0;
top->clk = 0;
```
On évalue les valeurs de sortie par l’appel à la fonction `eval()` :
 
```c++
top->eval();
```
C’est cet appel à la fonction `eval()` qui fera avancer la simulation d’un « pas ». À nous de connaître le temps que nous souhaitons avoir entre deux pas.
Hormis la collection de corrections de bogues, la fonctionnalité majeure de cette nouvelle version est la prise en charge de multiple fils d’exécution (_multi‐threads_), qui divise encore le temps de simulation de beaucoup, en fonction du nombre de cœurs présents sur sa machine.
Cette nouvelle version de Verilator prouve surtout que ce vénérable projet (créé en 1994 d’après la [page Wikipédia](https://en.wikipedia.org/wiki/Verilator)) est encore largement actif, il est désormais pris au sérieux par tous les concepteurs de matériel. Et si l’on en croit son auteur, la plupart des équipes qui conçoivent des microprocesseurs l’utilisent intensément.
Bref, un très bel exemple d’outil de libération des FPGA. ;)
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