URL: https://linuxfr.org/news/icestudio-0-2-du-schema-au-verilog Title: Icestudio 0.2, du schéma au verilog Authors: martoni bubar🦥, Nils Ratusznik, Xavier Teyssier, Nÿco, palm123 et Benoît Sibaud Date: 2016年07月22日T11:50:42+02:00 License: CC By-SA Tags: verilog, fpga, ice40, icestorm, icestudio, yosys et ubuntu Score: 27 IceStudio est un logiciel graphique permettant de concevoir un design [[FPGA]] à la manière d’un schéma électronique. Le logiciel est encore largement expérimental et centré sur les FPGA ice40 de chez [lattice](http://www.latticesemi.com/Products/FPGAandCPLD/iCE40.aspx). Écrit en JavaScript autour de Nodejs, le logiciel permet de dessiner son projet au moyen de blocs reliés entre eux par des signaux. IceStudio est sous licence GPLv2. NdM : à noter, ce projet bénéficie d'un soutien du fabricant espagnol [BQ](https://www.bq.com/fr/) (connu également pour fournir des matériels avec Ubuntu pré-installée) ---- [IceStudio](https://github.com/FPGAwars/icestudio) [IceStorm](http://www.clifford.at/icestorm/) ---- ![icestudiocrono](http://www.fabienm.eu/flf/wp-content/uploads/2016/07/icestudio-0.2-crono_.png) IceStudio se veut une extension graphique au projet [IceStorm](http://www.clifford.at/icestorm/) (chaine de synthèse/place&route/bitstream opensource), qui a été développé par ingénierie inversée. Voir la [présentation](http://www.clifford.at/papers/2015/icestorm-flow/slides.pdf) du projet lors du [32C3](https://events.ccc.de/category/32c3/). Le projet IceStorm est composé de trois logiciels distincts : [IceStorm](https://github.com/cseed/icestorm), [Arachne-PnR](https://github.com/cseed/arachne-pnr) pour construire le routage des signaux, et [Yosis](http://www.clifford.at/yosys/) permettant de synthétiser/compiler le verilog. Les blocs peuvent être pris dans une bibliothèque fournie avec le logiciel, mais il est également possible de créer des blocs «vierges» dans lesquels on écrira le [code verilog](https://fr.wikipedia.org/wiki/Verilog) correspondant au comportement souhaité. Le format de sauvegarde du projet est en JSON, un outils de conversion permet ensuite de le transformer en code Verilog pour la synthèse. ![icestudioinspection](http://www.fabienm.eu/flf/wp-content/uploads/2016/07/icestudio-0.2-counter-inspection.png) Le projet est encore jeune mais très prometteur. Espérons que nous verrons rapidement l’intégration de nouvelles plateformes/FPGA.