URL: https://linuxfr.org/news/google-libere-les-asic-avec-un-pdk-open-source-en-130-nm
Title: Google libère les ASIC avec un PDK open source en 130 nm
Authors: martoni
 BAud, Ysabeau 🧶, Xavier Teyssier et Davy Defaud
Date: 2020年07月02日T10:05:20+02:00
License: CC By-SA
Tags: matériel, fpga, kfpga, taptempo et open_hardware
Score: 45
La libération des [FPGA](https://fr.wikipedia.org/wiki/Circuit_logique_programmable "Circuit logique programmable") s’accélère à grands pas, il devient presque difficile de suivre toutes les nouvelles sur le sujet. Mais les FPGA ne doivent pas nous faire oublier leurs grands frères que sont les [ASIC](https://fr.wikipedia.org/wiki/Application-specific_integrated_circuit "Application‐specific integrated circuit — circuit intégré spécialisé").
Un FPGA est un composant ayant un silicium déjà « gravé » mais où il est possible de reconfigurer les connexions entre les éléments logiques à volonté. Dans le cas d’un ASIC, on va cette fois graver directement les transistors sur un silicium vierge et les relier via des couches métaliques une fois pour toutes. Il ne faut surtout pas se planter à l’étape de conception car on ne pourra pas modifier les interconnexions une fois la production lancée.
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[Le dépôt GitHub du PDK](https://github.com/google/skywater-pdk)
[La vidéo de Tim Ansell présentant le projet](https://www.youtube.com/watch?time_continue=1&v=EczW2IWdnOM)
[Les diapositives de la présentation de Tim Ansell](https://docs.google.com/presentation/d/e/2PACX-1vRtwZPc8ykkkgtUkHkoJZrP9jKOo3FYdKqbg-So0ic6_kx7ha1vHnxrWmuxWkTc9GfC8xl0TfEpMLwK/pub?start=false&loop=false&delayms=3000#slide=id.g4ac72a3b20_0_45)
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Pour réaliser un ASIC, il faut fournir un plan des masques de chaque couche de dopage du silicium ainsi que des couches métaliques. Voici par exemple la représentation d’une [bascule D](https://fr.wikipedia.org/wiki/Bascule_(circuit_logique)#Bascule_D) :
![Une bascule D](http://fabienm.eu/partage/dlatch.png)
Pour ce faire, on va partir d’une description RTL (_[Register Transfert Level](https://fr.wikipedia.org/wiki/Register_Transfer_Level)_) du composant, similaire aux descriptions utilisées pour les FPGA – la plupart du temps du Verilog ou du VHDL — que nous allons « synthétiser » en une Netlist. La suite va ressembler (de loin) à du placement‐routage et de la simulation analogique‐numérique, comme on peut le voir avec la conception de carte électronique.
Le flot de conception typique du monde du matériel est donné dans une des diapositives de la présentation de [Tim Ansell](https://www.youtube.com/user/mithro) ci‐dessous :
![Flot de développement ASIC/FPGA](http://www.fabienm.eu/partage/eda_tools.png)
La partie langage de description du matériel et simulation est déjà largement libérée. Il existe des tas de composants _open source_ décrits en VHDL et/ou en Verilog à présent. Les outils de synthèse libres arrivent aujourd’hui à maturité avec [Yosys](http://www.clifford.at/yosys/), bien sûr, pour le Verilog (et bientôt mature pour le VHDL grâce au greffon [GHDL-yosys](https://github.com/ghdl/ghdl-yosys-plugin)), mais aussi [Alliance](https://www-soc.lip6.fr/equipe-cian/logiciels/alliance/) pour le VHDL.
Les trois piliers logiciels (EDA pour les outils, PDK les données et RTL le design) permettant de réaliser un ASIC sont donnés dans une autre diapo de Tim ci‐dessous :
![Schéma de principe développement ASIC](http://www.fabienm.eu/partage/asic_schema.png)
Une fois la description « RTL » du composant synthétisée, il nous reste beaucoup d’étapes à franchir avant d’obtenir une description des masques de gravure permettant la fabrication proprement dite. Toutes ces étapes nécessitent l’utilisation de logiciels spécifiques pour réaliser les masques, construire l’arbre d’horloge, simuler en analogique certaines parties, concevoir les alimentations... Beaucoup de logiciels libres existent pour cela, tous ne sont pas matures ou restent très universitaire dans leur version _open source_. Mais il est possible de les utiliser tout de même pour réaliser un composant, comme l’a démontré [Tim Edwards](https://www.hackster.io/ef/raven-risc-v-microcontroller-based-on-picorv32-core-f2f53d) avec le [Raven](https://linuxfr.org/news/un-asic-concu-integralement-avec-des-logiciels-libres) (un microcontrôleur [RISC‐V](https://fr.wikipedia.org/wiki/RISC-V) à base de [PicoRV32](https://github.com/cliffordwolf/picorv32)).
Cependant, même s’il n’a utilisé que des logiciels libres pour réaliser le Raven, Tim n’a pas pu accéder à la description physique des composants numériques qu’il utilisait. Il a dû se contenter de « boîtes noires » représentant chaque fonction logique à assembler pour réaliser le microcontrôleur. En effet, tous ces logiciels libres demeurent quasiment inutiles si l’on n’a pas accès à la description physique de la technologie cible utilisée. Les fondeurs de silicium fournissent un PDK (_process design kit_) contenant des bibliothèques de composants avec la description physique de leurs technologies, ainsi que la géométrie de chaque transistor et les modèles de simulations _spice_ permettant de valider le comportement analogique. Et pour avoir accès à ces PDK, la vente de vos deux reins ne suffira pas, même si vous signez les triples NDA (accord de non‐divulgation) avec votre sang. Ce PDK reste le gros frein à la libération du matériel, un caillou dans la chaussure du matériel libre. C’est ce que Google a bien compris en finançant le développement d’un PDK libre via la société SkyWater : le [SKY130](https://github.com/google/skywater-pdk).
La publication du SKY130 vient d’être annoncée cette semaine par Tim Ansell [lors d’un « _dial‐up_ »](https://www.youtube.com/watch?time_continue=1&v=EczW2IWdnOM) de la [FOSSi Foundation](https://fossi-foundation.org/). Comme son nom l’indique, ce PDK cible la technologie 130 nm. Cette taille de gravure peut sembler obsolète quand on sait qu’AMD fabrique de plus en plus en 7 nm, et commence même à tester le 4 nm. Mais les chaînes de fabrication de silicium avec cette finesse de gravure permettent un coût de production très raisonnable pour des performances qui ne sont pas non plus ridicules. SiFive, par exemple, a sorti un microcontrôleur 32 bits RISC‐V ([E310](https://www.sifive.com/chip-designer#fe310)) gravé en 180 nm et tout de même cadencé à 320 MHz. Il est donc possible de réaliser beaucoup de chose avec du 130 nm.
Et pour promouvoir son PDK et fédérer une communauté de passionnés, hobbyistes, universitaires, « startupeuses », etc., Google a décidé de produire quarante projets à base de ce PDK tous les six mois et gratuitement. Le premier « shuttle » est prévu pour novembre. Pour être dans le wagon, il faut que son projet soit _open source_ et le soumettre au site en ligne _[efabless.com](https://efabless.com/)_. Visiblement, la méthode de choix des projets retenus n’est pas encore bien définie ; mais si vous êtes retenu, vous aurez une réponse par courriel.
Il est temps pour _LinuxFr.org_ de faire passer TapTempo dans une autre sphère que le simple programme en [Brainfuck](https://fr.wikipedia.org/wiki/Brainfuck) et de proposer un composant électronique [TapTempoASIC](https://github.com/Martoni/TapTempoASIC) !
Et pourquoi ne pas proposer un FPGA en 130 nm ? Même si aujourd’hui les FPGA sont plus proches du 40 nm, un FPGA _open source_ comme le [kFPGA](https://linuxfr.org/news/k1g1-le-premier-fpga-libre) de _[killruana](https://linuxfr.org/users/killruana)_, ça aurait la classe.
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