Mentor,C/C++のアルゴリズム記述からRTLのHDLデータを出力するビヘイビア合成ツールを発売

ニュース 2004年7月2日

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米国Mentor Graphics社は,C/C++のアルゴリズム記述(アンタイムド記述)からRTLのHDLデータを出力するビヘイビア合成ツール「Catapult C Synthesis」を発売する.本ツールは,入力したC/C++記述の機能を実現する複数の回路構成(アーキテクチャ)を生成する.ユーザは,その中から所望の面積と性能(レイテンシ)を持つ回路構成を選択する.ターゲットとなるデバイス・アーキテクチャとしては,ASICとFPGAを想定している.

ユーザが入力できる設計制約は3種類ある.すなわち,1) 回路全体に関する制約(動作速度,面積,ターゲット・デバイスなど),2) リソースに関する制約(使用する演算器やメモリの種類,数など),生成される回路構成に関する制約(ループの並列展開,パイプライン化の有無など)である.ユーザは,データ・フロー図のほか,演算器やメモリの稼働状況を示すガント・チャートによって,並列化・パイプライン化された演算処理の過程を把握することができる.また,本ツールはインターフェース合成の機能を備えている.これは,関数の引き数をインターフェース回路に自動変換する機能である.生成するインターフェース回路として,例えばAMBAバスなどをサポートしている.さらに,SystemCのデータ・タイプや丸め処理などの記述にも対応している.本ビヘイビア合成ツールと組み合わせて利用するASICライブラリの開発環境(ASIC Library Builder)も用意する.

対応するOSは,Windows NT/2000/XP,Redhat 7.3,HP-UX11,Solaris 8.

[図1] Catapult C Synthesisの画面例