「半導体MIRAIプロジェクト」,70〜50nmプロセスで製造するSOC技術の開発に向けて研究を開始

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「半導体MIRAIプロジェクト」,70〜50nmプロセスで製造するSOC技術の開発に向けて研究を開始

ASRC(産業技術総合研究所・次世代半導体研究センター)とASET(技術研究組合超先端技術開発機構)は,70〜50nmプロセスで製造するSOC(system on a chip)技術の開発を目指した「半導体MIRAIプロジェクト」を開始する.半導体や材料などのメーカ,大学の研究者を含めた産学官の共同研究が2001年8月1日から始まる.

期間は2001〜2003年度を前期,2004〜2007年度を後期とする計7年間.2001年度の研究委託費として,経済産業省・NEDO(新エネルギー・産業技術総合開発機構)より,ASREとASETに38億円が交付される.次年度以降の予算については未定.

本プロジェクトでは,以下の五つの研究開発を行う.

1)高誘電率(High−k)材料ゲート・スタック技術――トランジスタのゲートに用いる高誘電率の絶縁膜を厚さ数nmで実現する.

2)低誘電率(Low−k)材料配線モジュール技術―― LSIの配線層間に用いる低誘電率の絶縁膜を開発する.

3)新構造トランジスタおよび計測解析技術――電流駆動率が50%上がるトランジスタを実現する.また,不純物やSiの局所的なひずみの場所を特定できるような測定技術の開発を行う.

4)リソグラフィ・マスク計測技術――50nmプロセスで製造するSOCに用いる光リソグラフィのマスク欠陥や,数十nmの不純物の位置を特定する計測技術などを実現する.

5)回路システム技術――50nmプロセスで製造するSOCにおいて,回路ユニット間の信号の遅延や波形の乱れを補正する回路の開発などを行う.

本プロジェクトの研究成果は,参加した企業や大学,先にスタートしたJEITA(電子情報技術産業協会)のプロジェクト「あすか」などにも応用されるという.

産業技術総合研究所のホームページ

http://www.aist.go.jp/

技術研究組合超先端技術開発機構のホームページ

http://www.aset.or.jp/