Electronic Design and Solution(EDS)Fair 2002 現地レポート
組み込みネット編集部
2002年1月24〜25日に神奈川県のパシフィコ横浜で開催されているEDA技術関連の展示会「Electronic Design and Solution(EDS) Fair 2002」についての現地レポートをお届けします.
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- 1) 大阪大学とSTARC,命令セットを自由に定義できるマイクロプロセッサ合成ツールを開発 1.24
- 2) CoWareのハード・ソフト協調設計ツールとGet2Chip社のビヘイビア合成ツールが連携へ 1.24
- 3) デジタルテクノロジー,メイン・メモリ最大16Gバイト搭載のLSI設計環境向けマルチプロセッサ対応SPARC/Solaris互換サーバを発売 1.24
- 4) Novas Software,ゲート・レベルのネットリストに対する設計修正を支援するツールを発売 1.24
- 5) Mentor Graphics,FPGA向け論理合成ツールを3段階で強化するプロジェクト「Atlanta」を発表 1.24
- 6) Pulsic,14,000ネットを含むSOCの最上位階層配線を約7分で処理する自動配線ツールを発売 1.25
- 7) SpecCバージョン2.0言語仕様は3〜6月ごろ確定予定,サイクル精度の記述を追加へ 1.25
- 8) TransEDA,HDLコード・カバレッジ・ツールにステート・マシン中のパスなどの網羅率を算出する機能を追加 1.25
- 9) Accellera,6月の公開を目指して,形式的検証向け言語とシステム・レベル対応Verilog言語の仕様を策定中 1.25
- 10) 三洋電機がCoWare社のN2Cを導入,ARM926EJ-Sを搭載したシステムLSIを開発するためのハード・ソフト協調設計環境を構築中 1.25
- 11) エッチ・ディー・ラボとSTARC,設計スタイルガイドにテスト容易化設計や合成記述などの解説を追加 1.25
- 12) 日立製作所,最大200万ゲートの回路を実現できる試作用FPGAボードを発売 1.25
- 13) Plato,同社の自動配線ツールに寄生RC抽出やノイズ解析,遅延計算の機能を組み込むオプションを発売 1.28
- 14) STARC,LSIレイアウト用設計ルールの記述言語「SoDRML」の実行環境を公開 1.29